40 #define P4_ESCR_EVENT(v)	((v) << P4_ESCR_EVENT_SHIFT)  argument
41 #define P4_ESCR_EMASK(v)	((v) << P4_ESCR_EVENTMASK_SHIFT)  argument
42 #define P4_ESCR_TAG(v)		((v) << P4_ESCR_TAG_SHIFT)  argument
62 #define P4_CCCR_THRESHOLD(v)		((v) << P4_CCCR_THRESHOLD_SHIFT)  argument
63 #define P4_CCCR_ESEL(v)			((v) << P4_CCCR_ESCR_SELECT_SHIFT)  argument
81 #define p4_config_pack_escr(v)		(((u64)(v)) << 32)  argument
82 #define p4_config_pack_cccr(v)		(((u64)(v)) & 0xffffffffULL)  argument
83 #define p4_config_unpack_escr(v)	(((u64)(v)) >> 32)  argument
84 #define p4_config_unpack_cccr(v)	(((u64)(v)) & 0xffffffffULL)  argument
86 #define p4_config_unpack_emask(v)			\  argument
88 		u32 t = p4_config_unpack_escr((v));	\
94 #define p4_config_unpack_event(v)			\  argument
96 		u32 t = p4_config_unpack_escr((v));	\
487 	 * MSR_P4_ALF_ESCR0:	12, 13, 16
523 	 * MSR_P4_CRU_ESCR2:	12, 13, 16
529 	 * MSR_P4_CRU_ESCR2:	12, 13, 16
535 	 * MSR_P4_CRU_ESCR2:	12, 13, 16
541 	 * MSR_P4_CRU_ESCR0:	12, 13, 16
547 	 * MSR_P4_CRU_ESCR0:	12, 13, 16
553 	 * MSR_P4_RAT_ESCR0:	12, 13, 16
559 	 * MSR_P4_CRU_ESCR2:	12, 13, 16
565 	 * MSR_P4_CRU_ESCR0:	12, 13, 16
571 	 * MSR_P4_CRU_ESCR2:	12, 13, 16
577 	 * MSR_P4_CRU_ESCR2:	12, 13, 16
583 	 * MSR_P4_CRU_ESCR0:	12, 13, 16
679 	P4_GEN_ESCR_EMASK(P4_EVENT_BSQ_ALLOCATION, MEM_TYPE1, 12),
693 	P4_GEN_ESCR_EMASK(P4_EVENT_BSQ_ACTIVE_ENTRIES, MEM_TYPE1, 12),
800 #define p4_config_unpack_metric(v)	(((u64)(v)) & P4_PEBS_CONFIG_METRIC_MASK)  argument
801 #define p4_config_unpack_pebs(v)	(((u64)(v)) & P4_PEBS_CONFIG_MASK)  argument
803 #define p4_config_pebs_has(v, mask)	(p4_config_unpack_pebs(v) & (mask))  argument
849  *       12:                    reserved (Enable)