1 /* SPDX-License-Identifier: GPL-2.0 */ 2 /* 3 * Support for Intel Camera Imaging ISP subsystem. 4 * Copyright (c) 2015, Intel Corporation. 5 */ 6 7 #ifndef _hive_isp_css_defs_h__ 8 #define _hive_isp_css_defs_h__ 9 10 #define HIVE_ISP_CTRL_DATA_WIDTH 32 11 #define HIVE_ISP_CTRL_ADDRESS_WIDTH 32 12 #define HIVE_ISP_CTRL_MAX_BURST_SIZE 1 13 #define HIVE_ISP_DDR_ADDRESS_WIDTH 36 14 15 #define HIVE_ISP_HOST_MAX_BURST_SIZE 8 /* host supports bursts in order to prevent repeating DDRAM accesses */ 16 #define HIVE_ISP_NUM_GPIO_PINS 12 17 18 /* This list of vector num_elems/elem_bits pairs is valid both in C as initializer 19 and in the DMA parameter list */ 20 #define HIVE_ISP_DDR_DMA_SPECS {{32, 8}, {16, 16}, {18, 14}, {25, 10}, {21, 12}} 21 #define HIVE_ISP_DDR_WORD_BITS 256 22 #define HIVE_ISP_DDR_WORD_BYTES (HIVE_ISP_DDR_WORD_BITS / 8) 23 #define HIVE_ISP_DDR_BYTES (512 * 1024 * 1024) /* hss only */ 24 #define HIVE_ISP_DDR_BYTES_RTL (127 * 1024 * 1024) /* RTL only */ 25 #define HIVE_ISP_DDR_SMALL_BYTES (128 * 256 / 8) 26 #define HIVE_ISP_PAGE_SHIFT 12 27 #define HIVE_ISP_PAGE_SIZE BIT(HIVE_ISP_PAGE_SHIFT) 28 29 #define CSS_DDR_WORD_BITS HIVE_ISP_DDR_WORD_BITS 30 #define CSS_DDR_WORD_BYTES HIVE_ISP_DDR_WORD_BYTES 31 32 /* If HIVE_ISP_DDR_BASE_OFFSET is set to a non-zero value, the wide bus just before the DDRAM gets an extra dummy port where */ 33 /* address range 0 .. HIVE_ISP_DDR_BASE_OFFSET-1 maps onto. This effectively creates an offset for the DDRAM from system perspective */ 34 #define HIVE_ISP_DDR_BASE_OFFSET 0x120000000 /* 0x200000 */ 35 36 #define HIVE_DMA_ISP_BUS_CONN 0 37 #define HIVE_DMA_ISP_DDR_CONN 1 38 #define HIVE_DMA_BUS_DDR_CONN 2 39 #define HIVE_DMA_ISP_MASTER master_port0 40 #define HIVE_DMA_BUS_MASTER master_port1 41 #define HIVE_DMA_DDR_MASTER master_port2 42 43 #define HIVE_DMA_NUM_CHANNELS 32 /* old value was 8 */ 44 #define HIVE_DMA_CMD_FIFO_DEPTH 24 /* old value was 12 */ 45 46 #define HIVE_IF_PIXEL_WIDTH 12 47 48 #define HIVE_MMU_TLB_SETS 8 49 #define HIVE_MMU_TLB_SET_BLOCKS 8 50 #define HIVE_MMU_TLB_BLOCK_ELEMENTS 8 51 #define HIVE_MMU_PAGE_TABLE_LEVELS 2 52 #define HIVE_MMU_PAGE_BYTES HIVE_ISP_PAGE_SIZE 53 54 #define HIVE_ISP_CH_ID_BITS 2 55 #define HIVE_ISP_FMT_TYPE_BITS 5 56 #define HIVE_ISP_ISEL_SEL_BITS 2 57 58 #define HIVE_GP_REGS_SDRAM_WAKEUP_IDX 0 59 #define HIVE_GP_REGS_IDLE_IDX 1 60 #define HIVE_GP_REGS_IRQ_0_IDX 2 61 #define HIVE_GP_REGS_IRQ_1_IDX 3 62 #define HIVE_GP_REGS_SP_STREAM_STAT_IDX 4 63 #define HIVE_GP_REGS_SP_STREAM_STAT_B_IDX 5 64 #define HIVE_GP_REGS_ISP_STREAM_STAT_IDX 6 65 #define HIVE_GP_REGS_MOD_STREAM_STAT_IDX 7 66 #define HIVE_GP_REGS_SP_STREAM_STAT_IRQ_COND_IDX 8 67 #define HIVE_GP_REGS_SP_STREAM_STAT_B_IRQ_COND_IDX 9 68 #define HIVE_GP_REGS_ISP_STREAM_STAT_IRQ_COND_IDX 10 69 #define HIVE_GP_REGS_MOD_STREAM_STAT_IRQ_COND_IDX 11 70 #define HIVE_GP_REGS_SP_STREAM_STAT_IRQ_ENABLE_IDX 12 71 #define HIVE_GP_REGS_SP_STREAM_STAT_B_IRQ_ENABLE_IDX 13 72 #define HIVE_GP_REGS_ISP_STREAM_STAT_IRQ_ENABLE_IDX 14 73 #define HIVE_GP_REGS_MOD_STREAM_STAT_IRQ_ENABLE_IDX 15 74 #define HIVE_GP_REGS_SWITCH_PRIM_IF_IDX 16 75 #define HIVE_GP_REGS_SWITCH_GDC1_IDX 17 76 #define HIVE_GP_REGS_SWITCH_GDC2_IDX 18 77 #define HIVE_GP_REGS_SRST_IDX 19 78 #define HIVE_GP_REGS_SLV_REG_SRST_IDX 20 79 80 /* Bit numbers of the soft reset register */ 81 #define HIVE_GP_REGS_SRST_ISYS_CBUS 0 82 #define HIVE_GP_REGS_SRST_ISEL_CBUS 1 83 #define HIVE_GP_REGS_SRST_IFMT_CBUS 2 84 #define HIVE_GP_REGS_SRST_GPDEV_CBUS 3 85 #define HIVE_GP_REGS_SRST_GPIO 4 86 #define HIVE_GP_REGS_SRST_TC 5 87 #define HIVE_GP_REGS_SRST_GPTIMER 6 88 #define HIVE_GP_REGS_SRST_FACELLFIFOS 7 89 #define HIVE_GP_REGS_SRST_D_OSYS 8 90 #define HIVE_GP_REGS_SRST_IFT_SEC_PIPE 9 91 #define HIVE_GP_REGS_SRST_GDC1 10 92 #define HIVE_GP_REGS_SRST_GDC2 11 93 #define HIVE_GP_REGS_SRST_VEC_BUS 12 94 #define HIVE_GP_REGS_SRST_ISP 13 95 #define HIVE_GP_REGS_SRST_SLV_GRP_BUS 14 96 #define HIVE_GP_REGS_SRST_DMA 15 97 #define HIVE_GP_REGS_SRST_SF_ISP_SP 16 98 #define HIVE_GP_REGS_SRST_SF_PIF_CELLS 17 99 #define HIVE_GP_REGS_SRST_SF_SIF_SP 18 100 #define HIVE_GP_REGS_SRST_SF_MC_SP 19 101 #define HIVE_GP_REGS_SRST_SF_ISYS_SP 20 102 #define HIVE_GP_REGS_SRST_SF_DMA_CELLS 21 103 #define HIVE_GP_REGS_SRST_SF_GDC1_CELLS 22 104 #define HIVE_GP_REGS_SRST_SF_GDC2_CELLS 23 105 #define HIVE_GP_REGS_SRST_SP 24 106 #define HIVE_GP_REGS_SRST_OCP2CIO 25 107 #define HIVE_GP_REGS_SRST_NBUS 26 108 #define HIVE_GP_REGS_SRST_HOST12BUS 27 109 #define HIVE_GP_REGS_SRST_WBUS 28 110 #define HIVE_GP_REGS_SRST_IC_OSYS 29 111 #define HIVE_GP_REGS_SRST_WBUS_IC 30 112 113 /* Bit numbers of the slave register soft reset register */ 114 #define HIVE_GP_REGS_SLV_REG_SRST_DMA 0 115 #define HIVE_GP_REGS_SLV_REG_SRST_GDC1 1 116 #define HIVE_GP_REGS_SLV_REG_SRST_GDC2 2 117 118 /* order of the input bits for the irq controller */ 119 #define HIVE_GP_DEV_IRQ_GPIO_PIN_0_BIT_ID 0 120 #define HIVE_GP_DEV_IRQ_GPIO_PIN_1_BIT_ID 1 121 #define HIVE_GP_DEV_IRQ_GPIO_PIN_2_BIT_ID 2 122 #define HIVE_GP_DEV_IRQ_GPIO_PIN_3_BIT_ID 3 123 #define HIVE_GP_DEV_IRQ_GPIO_PIN_4_BIT_ID 4 124 #define HIVE_GP_DEV_IRQ_GPIO_PIN_5_BIT_ID 5 125 #define HIVE_GP_DEV_IRQ_GPIO_PIN_6_BIT_ID 6 126 #define HIVE_GP_DEV_IRQ_GPIO_PIN_7_BIT_ID 7 127 #define HIVE_GP_DEV_IRQ_GPIO_PIN_8_BIT_ID 8 128 #define HIVE_GP_DEV_IRQ_GPIO_PIN_9_BIT_ID 9 129 #define HIVE_GP_DEV_IRQ_GPIO_PIN_10_BIT_ID 10 130 #define HIVE_GP_DEV_IRQ_GPIO_PIN_11_BIT_ID 11 131 #define HIVE_GP_DEV_IRQ_SP_BIT_ID 12 132 #define HIVE_GP_DEV_IRQ_ISP_BIT_ID 13 133 #define HIVE_GP_DEV_IRQ_ISYS_BIT_ID 14 134 #define HIVE_GP_DEV_IRQ_ISEL_BIT_ID 15 135 #define HIVE_GP_DEV_IRQ_IFMT_BIT_ID 16 136 #define HIVE_GP_DEV_IRQ_SP_STREAM_MON_BIT_ID 17 137 #define HIVE_GP_DEV_IRQ_ISP_STREAM_MON_BIT_ID 18 138 #define HIVE_GP_DEV_IRQ_MOD_STREAM_MON_BIT_ID 19 139 #define HIVE_GP_DEV_IRQ_ISP_PMEM_ERROR_BIT_ID 20 140 #define HIVE_GP_DEV_IRQ_ISP_BAMEM_ERROR_BIT_ID 21 141 #define HIVE_GP_DEV_IRQ_ISP_DMEM_ERROR_BIT_ID 22 142 #define HIVE_GP_DEV_IRQ_SP_ICACHE_MEM_ERROR_BIT_ID 23 143 #define HIVE_GP_DEV_IRQ_SP_DMEM_ERROR_BIT_ID 24 144 #define HIVE_GP_DEV_IRQ_MMU_CACHE_MEM_ERROR_BIT_ID 25 145 #define HIVE_GP_DEV_IRQ_GP_TIMER_0_BIT_ID 26 146 #define HIVE_GP_DEV_IRQ_GP_TIMER_1_BIT_ID 27 147 #define HIVE_GP_DEV_IRQ_SW_PIN_0_BIT_ID 28 148 #define HIVE_GP_DEV_IRQ_SW_PIN_1_BIT_ID 29 149 #define HIVE_GP_DEV_IRQ_DMA_BIT_ID 30 150 #define HIVE_GP_DEV_IRQ_SP_STREAM_MON_B_BIT_ID 31 151 152 #define HIVE_GP_REGS_NUM_SW_IRQ_REGS 2 153 154 /* order of the input bits for the timed controller */ 155 #define HIVE_GP_DEV_TC_GPIO_PIN_0_BIT_ID 0 156 #define HIVE_GP_DEV_TC_GPIO_PIN_1_BIT_ID 1 157 #define HIVE_GP_DEV_TC_GPIO_PIN_2_BIT_ID 2 158 #define HIVE_GP_DEV_TC_GPIO_PIN_3_BIT_ID 3 159 #define HIVE_GP_DEV_TC_GPIO_PIN_4_BIT_ID 4 160 #define HIVE_GP_DEV_TC_GPIO_PIN_5_BIT_ID 5 161 #define HIVE_GP_DEV_TC_GPIO_PIN_6_BIT_ID 6 162 #define HIVE_GP_DEV_TC_GPIO_PIN_7_BIT_ID 7 163 #define HIVE_GP_DEV_TC_GPIO_PIN_8_BIT_ID 8 164 #define HIVE_GP_DEV_TC_GPIO_PIN_9_BIT_ID 9 165 #define HIVE_GP_DEV_TC_GPIO_PIN_10_BIT_ID 10 166 #define HIVE_GP_DEV_TC_GPIO_PIN_11_BIT_ID 11 167 #define HIVE_GP_DEV_TC_SP_BIT_ID 12 168 #define HIVE_GP_DEV_TC_ISP_BIT_ID 13 169 #define HIVE_GP_DEV_TC_ISYS_BIT_ID 14 170 #define HIVE_GP_DEV_TC_ISEL_BIT_ID 15 171 #define HIVE_GP_DEV_TC_IFMT_BIT_ID 16 172 #define HIVE_GP_DEV_TC_GP_TIMER_0_BIT_ID 17 173 #define HIVE_GP_DEV_TC_GP_TIMER_1_BIT_ID 18 174 #define HIVE_GP_DEV_TC_MIPI_SOL_BIT_ID 19 175 #define HIVE_GP_DEV_TC_MIPI_EOL_BIT_ID 20 176 #define HIVE_GP_DEV_TC_MIPI_SOF_BIT_ID 21 177 #define HIVE_GP_DEV_TC_MIPI_EOF_BIT_ID 22 178 #define HIVE_GP_DEV_TC_INPSYS_SM 23 179 180 /* definitions for the gp_timer block */ 181 #define HIVE_GP_TIMER_0 0 182 #define HIVE_GP_TIMER_1 1 183 #define HIVE_GP_TIMER_2 2 184 #define HIVE_GP_TIMER_3 3 185 #define HIVE_GP_TIMER_4 4 186 #define HIVE_GP_TIMER_5 5 187 #define HIVE_GP_TIMER_6 6 188 #define HIVE_GP_TIMER_7 7 189 #define HIVE_GP_TIMER_NUM_COUNTERS 8 190 191 #define HIVE_GP_TIMER_IRQ_0 0 192 #define HIVE_GP_TIMER_IRQ_1 1 193 #define HIVE_GP_TIMER_NUM_IRQS 2 194 195 #define HIVE_GP_TIMER_GPIO_0_BIT_ID 0 196 #define HIVE_GP_TIMER_GPIO_1_BIT_ID 1 197 #define HIVE_GP_TIMER_GPIO_2_BIT_ID 2 198 #define HIVE_GP_TIMER_GPIO_3_BIT_ID 3 199 #define HIVE_GP_TIMER_GPIO_4_BIT_ID 4 200 #define HIVE_GP_TIMER_GPIO_5_BIT_ID 5 201 #define HIVE_GP_TIMER_GPIO_6_BIT_ID 6 202 #define HIVE_GP_TIMER_GPIO_7_BIT_ID 7 203 #define HIVE_GP_TIMER_GPIO_8_BIT_ID 8 204 #define HIVE_GP_TIMER_GPIO_9_BIT_ID 9 205 #define HIVE_GP_TIMER_GPIO_10_BIT_ID 10 206 #define HIVE_GP_TIMER_GPIO_11_BIT_ID 11 207 #define HIVE_GP_TIMER_INP_SYS_IRQ 12 208 #define HIVE_GP_TIMER_ISEL_IRQ 13 209 #define HIVE_GP_TIMER_IFMT_IRQ 14 210 #define HIVE_GP_TIMER_SP_STRMON_IRQ 15 211 #define HIVE_GP_TIMER_SP_B_STRMON_IRQ 16 212 #define HIVE_GP_TIMER_ISP_STRMON_IRQ 17 213 #define HIVE_GP_TIMER_MOD_STRMON_IRQ 18 214 #define HIVE_GP_TIMER_ISP_BAMEM_ERROR_IRQ 20 215 #define HIVE_GP_TIMER_ISP_DMEM_ERROR_IRQ 21 216 #define HIVE_GP_TIMER_SP_ICACHE_MEM_ERROR_IRQ 22 217 #define HIVE_GP_TIMER_SP_DMEM_ERROR_IRQ 23 218 #define HIVE_GP_TIMER_SP_OUT_RUN_DP 24 219 #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I0_I0 25 220 #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I0_I1 26 221 #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I0_I2 27 222 #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I0_I3 28 223 #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I0_I4 29 224 #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I0_I5 30 225 #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I0_I6 31 226 #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I0_I7 32 227 #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I0_I8 33 228 #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I0_I9 34 229 #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I0_I10 35 230 #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I1_I0 36 231 #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I2_I0 37 232 #define HIVE_GP_TIMER_SP_WIRE_DEBUG_LM_MSINK_RUN_I3_I0 38 233 #define HIVE_GP_TIMER_ISP_OUT_RUN_DP 39 234 #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I0_I0 40 235 #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I0_I1 41 236 #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I1_I0 42 237 #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I2_I0 43 238 #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I2_I1 44 239 #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I2_I2 45 240 #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I2_I3 46 241 #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I2_I4 47 242 #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I2_I5 48 243 #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I2_I6 49 244 #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I3_I0 50 245 #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I4_I0 51 246 #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I5_I0 52 247 #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I6_I0 53 248 #define HIVE_GP_TIMER_ISP_WIRE_DEBUG_LM_MSINK_RUN_I7_I0 54 249 #define HIVE_GP_TIMER_MIPI_SOL_BIT_ID 55 250 #define HIVE_GP_TIMER_MIPI_EOL_BIT_ID 56 251 #define HIVE_GP_TIMER_MIPI_SOF_BIT_ID 57 252 #define HIVE_GP_TIMER_MIPI_EOF_BIT_ID 58 253 #define HIVE_GP_TIMER_INPSYS_SM 59 254 255 /* port definitions for the streaming monitors */ 256 /* port definititions SP streaming monitor, monitors the status of streaming ports at the SP side of the streaming FIFO's */ 257 #define SP_STR_MON_PORT_SP2SIF 0 258 #define SP_STR_MON_PORT_SIF2SP 1 259 #define SP_STR_MON_PORT_SP2MC 2 260 #define SP_STR_MON_PORT_MC2SP 3 261 #define SP_STR_MON_PORT_SP2DMA 4 262 #define SP_STR_MON_PORT_DMA2SP 5 263 #define SP_STR_MON_PORT_SP2ISP 6 264 #define SP_STR_MON_PORT_ISP2SP 7 265 #define SP_STR_MON_PORT_SP2GPD 8 266 #define SP_STR_MON_PORT_FA2SP 9 267 #define SP_STR_MON_PORT_SP2ISYS 10 268 #define SP_STR_MON_PORT_ISYS2SP 11 269 #define SP_STR_MON_PORT_SP2PIFA 12 270 #define SP_STR_MON_PORT_PIFA2SP 13 271 #define SP_STR_MON_PORT_SP2PIFB 14 272 #define SP_STR_MON_PORT_PIFB2SP 15 273 274 #define SP_STR_MON_PORT_B_SP2GDC1 0 275 #define SP_STR_MON_PORT_B_GDC12SP 1 276 #define SP_STR_MON_PORT_B_SP2GDC2 2 277 #define SP_STR_MON_PORT_B_GDC22SP 3 278 279 /* previously used SP streaming monitor port identifiers, kept for backward compatibility */ 280 #define SP_STR_MON_PORT_SND_SIF SP_STR_MON_PORT_SP2SIF 281 #define SP_STR_MON_PORT_RCV_SIF SP_STR_MON_PORT_SIF2SP 282 #define SP_STR_MON_PORT_SND_MC SP_STR_MON_PORT_SP2MC 283 #define SP_STR_MON_PORT_RCV_MC SP_STR_MON_PORT_MC2SP 284 #define SP_STR_MON_PORT_SND_DMA SP_STR_MON_PORT_SP2DMA 285 #define SP_STR_MON_PORT_RCV_DMA SP_STR_MON_PORT_DMA2SP 286 #define SP_STR_MON_PORT_SND_ISP SP_STR_MON_PORT_SP2ISP 287 #define SP_STR_MON_PORT_RCV_ISP SP_STR_MON_PORT_ISP2SP 288 #define SP_STR_MON_PORT_SND_GPD SP_STR_MON_PORT_SP2GPD 289 #define SP_STR_MON_PORT_RCV_GPD SP_STR_MON_PORT_FA2SP 290 /* Deprecated */ 291 #define SP_STR_MON_PORT_SND_PIF SP_STR_MON_PORT_SP2PIFA 292 #define SP_STR_MON_PORT_RCV_PIF SP_STR_MON_PORT_PIFA2SP 293 #define SP_STR_MON_PORT_SND_PIFB SP_STR_MON_PORT_SP2PIFB 294 #define SP_STR_MON_PORT_RCV_PIFB SP_STR_MON_PORT_PIFB2SP 295 296 #define SP_STR_MON_PORT_SND_PIF_A SP_STR_MON_PORT_SP2PIFA 297 #define SP_STR_MON_PORT_RCV_PIF_A SP_STR_MON_PORT_PIFA2SP 298 #define SP_STR_MON_PORT_SND_PIF_B SP_STR_MON_PORT_SP2PIFB 299 #define SP_STR_MON_PORT_RCV_PIF_B SP_STR_MON_PORT_PIFB2SP 300 301 /* port definititions ISP streaming monitor, monitors the status of streaming ports at the ISP side of the streaming FIFO's */ 302 #define ISP_STR_MON_PORT_ISP2PIFA 0 303 #define ISP_STR_MON_PORT_PIFA2ISP 1 304 #define ISP_STR_MON_PORT_ISP2PIFB 2 305 #define ISP_STR_MON_PORT_PIFB2ISP 3 306 #define ISP_STR_MON_PORT_ISP2DMA 4 307 #define ISP_STR_MON_PORT_DMA2ISP 5 308 #define ISP_STR_MON_PORT_ISP2GDC1 6 309 #define ISP_STR_MON_PORT_GDC12ISP 7 310 #define ISP_STR_MON_PORT_ISP2GDC2 8 311 #define ISP_STR_MON_PORT_GDC22ISP 9 312 #define ISP_STR_MON_PORT_ISP2GPD 10 313 #define ISP_STR_MON_PORT_FA2ISP 11 314 #define ISP_STR_MON_PORT_ISP2SP 12 315 #define ISP_STR_MON_PORT_SP2ISP 13 316 317 /* previously used ISP streaming monitor port identifiers, kept for backward compatibility */ 318 #define ISP_STR_MON_PORT_SND_PIF_A ISP_STR_MON_PORT_ISP2PIFA 319 #define ISP_STR_MON_PORT_RCV_PIF_A ISP_STR_MON_PORT_PIFA2ISP 320 #define ISP_STR_MON_PORT_SND_PIF_B ISP_STR_MON_PORT_ISP2PIFB 321 #define ISP_STR_MON_PORT_RCV_PIF_B ISP_STR_MON_PORT_PIFB2ISP 322 #define ISP_STR_MON_PORT_SND_DMA ISP_STR_MON_PORT_ISP2DMA 323 #define ISP_STR_MON_PORT_RCV_DMA ISP_STR_MON_PORT_DMA2ISP 324 #define ISP_STR_MON_PORT_SND_GDC ISP_STR_MON_PORT_ISP2GDC1 325 #define ISP_STR_MON_PORT_RCV_GDC ISP_STR_MON_PORT_GDC12ISP 326 #define ISP_STR_MON_PORT_SND_GPD ISP_STR_MON_PORT_ISP2GPD 327 #define ISP_STR_MON_PORT_RCV_GPD ISP_STR_MON_PORT_FA2ISP 328 #define ISP_STR_MON_PORT_SND_SP ISP_STR_MON_PORT_ISP2SP 329 #define ISP_STR_MON_PORT_RCV_SP ISP_STR_MON_PORT_SP2ISP 330 331 /* port definititions MOD streaming monitor, monitors the status of streaming ports at the module side of the streaming FIFO's */ 332 333 #define MOD_STR_MON_PORT_PIFA2CELLS 0 334 #define MOD_STR_MON_PORT_CELLS2PIFA 1 335 #define MOD_STR_MON_PORT_PIFB2CELLS 2 336 #define MOD_STR_MON_PORT_CELLS2PIFB 3 337 #define MOD_STR_MON_PORT_SIF2SP 4 338 #define MOD_STR_MON_PORT_SP2SIF 5 339 #define MOD_STR_MON_PORT_MC2SP 6 340 #define MOD_STR_MON_PORT_SP2MC 7 341 #define MOD_STR_MON_PORT_DMA2ISP 8 342 #define MOD_STR_MON_PORT_ISP2DMA 9 343 #define MOD_STR_MON_PORT_DMA2SP 10 344 #define MOD_STR_MON_PORT_SP2DMA 11 345 #define MOD_STR_MON_PORT_GDC12CELLS 12 346 #define MOD_STR_MON_PORT_CELLS2GDC1 13 347 #define MOD_STR_MON_PORT_GDC22CELLS 14 348 #define MOD_STR_MON_PORT_CELLS2GDC2 15 349 350 #define MOD_STR_MON_PORT_SND_PIF_A 0 351 #define MOD_STR_MON_PORT_RCV_PIF_A 1 352 #define MOD_STR_MON_PORT_SND_PIF_B 2 353 #define MOD_STR_MON_PORT_RCV_PIF_B 3 354 #define MOD_STR_MON_PORT_SND_SIF 4 355 #define MOD_STR_MON_PORT_RCV_SIF 5 356 #define MOD_STR_MON_PORT_SND_MC 6 357 #define MOD_STR_MON_PORT_RCV_MC 7 358 #define MOD_STR_MON_PORT_SND_DMA2ISP 8 359 #define MOD_STR_MON_PORT_RCV_DMA_FR_ISP 9 360 #define MOD_STR_MON_PORT_SND_DMA2SP 10 361 #define MOD_STR_MON_PORT_RCV_DMA_FR_SP 11 362 #define MOD_STR_MON_PORT_SND_GDC 12 363 #define MOD_STR_MON_PORT_RCV_GDC 13 364 365 /* testbench signals: */ 366 367 /* testbench GP adapter register ids */ 368 #define HIVE_TESTBENCH_GPIO_DATA_OUT_REG_IDX 0 369 #define HIVE_TESTBENCH_GPIO_DIR_OUT_REG_IDX 1 370 #define HIVE_TESTBENCH_IRQ_REG_IDX 2 371 #define HIVE_TESTBENCH_SDRAM_WAKEUP_REG_IDX 3 372 #define HIVE_TESTBENCH_IDLE_REG_IDX 4 373 #define HIVE_TESTBENCH_GPIO_DATA_IN_REG_IDX 5 374 #define HIVE_TESTBENCH_MIPI_BFM_EN_REG_IDX 6 375 #define HIVE_TESTBENCH_CSI_CONFIG_REG_IDX 7 376 #define HIVE_TESTBENCH_DDR_STALL_EN_REG_IDX 8 377 378 #define HIVE_TESTBENCH_ISP_PMEM_ERROR_IRQ_REG_IDX 9 379 #define HIVE_TESTBENCH_ISP_BAMEM_ERROR_IRQ_REG_IDX 10 380 #define HIVE_TESTBENCH_ISP_DMEM_ERROR_IRQ_REG_IDX 11 381 #define HIVE_TESTBENCH_SP_ICACHE_MEM_ERROR_IRQ_REG_IDX 12 382 #define HIVE_TESTBENCH_SP_DMEM_ERROR_IRQ_REG_IDX 13 383 384 /* Signal monitor input bit ids */ 385 #define HIVE_TESTBENCH_SIG_MON_GPIO_PIN_O_BIT_ID 0 386 #define HIVE_TESTBENCH_SIG_MON_GPIO_PIN_1_BIT_ID 1 387 #define HIVE_TESTBENCH_SIG_MON_GPIO_PIN_2_BIT_ID 2 388 #define HIVE_TESTBENCH_SIG_MON_GPIO_PIN_3_BIT_ID 3 389 #define HIVE_TESTBENCH_SIG_MON_GPIO_PIN_4_BIT_ID 4 390 #define HIVE_TESTBENCH_SIG_MON_GPIO_PIN_5_BIT_ID 5 391 #define HIVE_TESTBENCH_SIG_MON_GPIO_PIN_6_BIT_ID 6 392 #define HIVE_TESTBENCH_SIG_MON_GPIO_PIN_7_BIT_ID 7 393 #define HIVE_TESTBENCH_SIG_MON_GPIO_PIN_8_BIT_ID 8 394 #define HIVE_TESTBENCH_SIG_MON_GPIO_PIN_9_BIT_ID 9 395 #define HIVE_TESTBENCH_SIG_MON_GPIO_PIN_10_BIT_ID 10 396 #define HIVE_TESTBENCH_SIG_MON_GPIO_PIN_11_BIT_ID 11 397 #define HIVE_TESTBENCH_SIG_MON_IRQ_PIN_BIT_ID 12 398 #define HIVE_TESTBENCH_SIG_MON_SDRAM_WAKEUP_PIN_BIT_ID 13 399 #define HIVE_TESTBENCH_SIG_MON_IDLE_PIN_BIT_ID 14 400 401 #define ISP2400_DEBUG_NETWORK 1 402 403 #endif /* _hive_isp_css_defs_h__ */ 404