1 /* SPDX-License-Identifier: GPL-2.0-only */ 2 3 #ifndef __SOC_MEDIATEK_MT8192_INCLUDE_SOC_ADDRESSMAP_H__ 4 #define __SOC_MEDIATEK_MT8192_INCLUDE_SOC_ADDRESSMAP_H__ 5 6 enum { 7 MCUSYS_BASE = 0x0C530000, 8 MCUPM_SRAM_BASE = 0x0C540000, 9 MCUPM_CFG_BASE = 0x0C560000, 10 BUS_TRACE_MONITOR_BASE = 0x0D040000, 11 IO_PHYS = 0x10000000, 12 }; 13 14 enum { 15 MCUCFG_BASE = MCUSYS_BASE + 0x00008000, 16 }; 17 18 enum { 19 CKSYS_BASE = IO_PHYS, 20 INFRACFG_AO_BASE = IO_PHYS + 0x00001000, 21 INFRACFG_AO_MEM_BASE = IO_PHYS + 0x00002000, 22 GPIO_BASE = IO_PHYS + 0x00005000, 23 SPM_BASE = IO_PHYS + 0x00006000, 24 RC_BASE = IO_PHYS + 0x00006500, 25 RC_STATUS_BASE = IO_PHYS + 0x00006E00, 26 RGU_BASE = IO_PHYS + 0x00007000, 27 GPT_BASE = IO_PHYS + 0x00008000, 28 EINT_BASE = IO_PHYS + 0x0000B000, 29 APMIXED_BASE = IO_PHYS + 0x0000C000, 30 PMIF_SPI_BASE = IO_PHYS + 0x00026000, 31 PMIF_SPMI_BASE = IO_PHYS + 0x00027000, 32 PMICSPI_MST_BASE = IO_PHYS + 0x00028000, 33 SPMI_MST_BASE = IO_PHYS + 0x00029000, 34 DEVAPC_INFRA_AO_BASE = IO_PHYS + 0x00030000, 35 DEVAPC_PERI_AO_BASE = IO_PHYS + 0x00034000, 36 DEVAPC_PERI2_AO_BASE = IO_PHYS + 0x00038000, 37 DEVAPC_PERI_PAR_AO_BASE = IO_PHYS + 0x0003C000, 38 DEVAPC_FMEM_AO_BASE = IO_PHYS + 0x00044000, 39 DBG_TRACKER_BASE = IO_PHYS + 0x00208000, 40 PERI_TRACKER_BASE = IO_PHYS + 0x00218000, 41 I2C_DMA_BASE = IO_PHYS + 0x00217080, 42 EMI_BASE = IO_PHYS + 0x00219000, 43 EMI_MPU_BASE = IO_PHYS + 0x00226000, 44 DRAMC_CHA_AO_BASE = IO_PHYS + 0x00230000, 45 INFRA_TRACKER_BASE = IO_PHYS + 0x00314000, 46 SSPM_SRAM_BASE = IO_PHYS + 0x00400000, 47 SSPM_CFG_BASE = IO_PHYS + 0x00440000, 48 SCP_CFG_BASE = IO_PHYS + 0x00700000, 49 DPM_PM_SRAM_BASE = IO_PHYS + 0x00900000, 50 DPM_DM_SRAM_BASE = IO_PHYS + 0x00920000, 51 DPM_CFG_BASE = IO_PHYS + 0x00940000, 52 AUXADC_BASE = IO_PHYS + 0x01001000, 53 UART0_BASE = IO_PHYS + 0x01002000, 54 SPI0_BASE = IO_PHYS + 0x0100A000, 55 SPI1_BASE = IO_PHYS + 0x01010000, 56 SPI2_BASE = IO_PHYS + 0x01012000, 57 SPI3_BASE = IO_PHYS + 0x01013000, 58 SPI4_BASE = IO_PHYS + 0x01018000, 59 SPI5_BASE = IO_PHYS + 0x01019000, 60 SPI6_BASE = IO_PHYS + 0x0101D000, 61 SPI7_BASE = IO_PHYS + 0x0101E000, 62 SSUSB_IPPC_BASE = IO_PHYS + 0x01203e00, 63 SFLASH_REG_BASE = IO_PHYS + 0x01234000, 64 UFSHCI_BASE = IO_PHYS + 0x01270000, 65 EFUSEC_BASE = IO_PHYS + 0x01C10000, 66 IOCFG_RM_BASE = IO_PHYS + 0x01C20000, 67 I2C_BASE = IO_PHYS + 0x01CB0000, 68 IOCFG_BM_BASE = IO_PHYS + 0x01D10000, 69 IOCFG_BL_BASE = IO_PHYS + 0x01D30000, 70 IOCFG_BR_BASE = IO_PHYS + 0x01D40000, 71 IOCFG_LM_BASE = IO_PHYS + 0x01E20000, 72 SSUSB_SIF_BASE = IO_PHYS + 0x01E40300, 73 MIPITX_BASE = IO_PHYS + 0x01E50000, 74 IOCFG_LB_BASE = IO_PHYS + 0x01E70000, 75 IOCFG_RT_BASE = IO_PHYS + 0x01EA0000, 76 IOCFG_LT_BASE = IO_PHYS + 0x01F20000, 77 IOCFG_TL_BASE = IO_PHYS + 0x01F30000, 78 MSDC0_TOP_BASE = IO_PHYS + 0x01F50000, 79 MSDC0_BASE = IO_PHYS + 0x01F60000, 80 MMSYS_BASE = IO_PHYS + 0x04000000, 81 DISP_MUTEX_BASE = IO_PHYS + 0x04001000, 82 SMI_BASE = IO_PHYS + 0x04002000, 83 SMI_LARB0 = IO_PHYS + 0x04003000, 84 DISP_OVL0_BASE = IO_PHYS + 0x04005000, /* ovl0 */ 85 DISP_OVL1_BASE = IO_PHYS + 0x04006000, /* ovl0_2l */ 86 DISP_RDMA0_BASE = IO_PHYS + 0x04007000, 87 DISP_COLOR0_BASE = IO_PHYS + 0x04009000, 88 DISP_CCORR0_BASE = IO_PHYS + 0x0400A000, 89 DISP_AAL0_BASE = IO_PHYS + 0x0400B000, 90 DISP_GAMMA0_BASE = IO_PHYS + 0x0400C000, 91 DISP_POSTMASK0_BASE = IO_PHYS + 0x0400D000, 92 DISP_DITHER0_BASE = IO_PHYS + 0x0400E000, 93 DSI0_BASE = IO_PHYS + 0x04010000, 94 APU_MBOX_BASE = IO_PHYS + 0x09000000, 95 }; 96 97 #endif 98